Contributions to the power-and thermal-aware design and test of nanometer-scale digital cmos circuits

Resumo

El diseño y el test de sistemas digitales de escala nanométrica plantean problemas y retos importantes. El objetivo principal de esta tesis es el desarrollo de una metodología para el diseño y test de circuitos diseñados en ASICs y en FPGAs fabricados en tecnologías nanométricas, teniendo en cuenta los efectos de las variaciones de la tensión de alimentación (AVdd) y de la temperatura (AT). Para ello, se propusieron un conjunto de modelos de modelos de variaciones del retardo de programación consistentes tanto para ASICs como para FPGAs, que abordan la dependencia de las variaciones de retardo de programación con las variaciones de VT. Para su utilización, se propuso y validó un procedimiento sencillo y automatizado para la extracción y ajuste los parámetros del modelo. Se propuso un modelo de fallos novedoso en el que se modelaron con precisión el efecto de los fallos en forma de variaciones de capacidad de carga. Los resultados presentados muestran que este enfoque puede ser usado para definir test de retardos multi-Vdd/multi-T, asi como para estimar el efeccto de las variaciones de proceso. Se demostró que se podían utilizar los modelos propuestos en el diseño basado en FPGAs en dos ámbitos para determinar el máximo AVdd para el que el núcleo de la FPGA continua trabajando correctamente y para aumentar la robusted de los circuitos, al utilizar técnicas de "time borrowing" en los diseños mediante la utilización de los "clock managers" de la FPGAs.